數位接收機 FPGA 核心板開發

一、系統架構設計與核心板整合

現代數位接收機 FPGA 核心板，簡單講就是把「軟體無線電」的精神整碗端進來，用模組化思維讓系統超級彈性。整體切成四層：RF 前端、高速 ADC、FPGA 大腦、高速介面，一路把訊號從天線端到電腦端打通。重點是「多通道同步」——時脈網路得喬到讓通道間誤差 <1 ps，這樣搞波束成形（DBF）或測到達角（DOA）才不會歪掉。

1.1 數位接收機核心架構

• RF 前端：把天線抓到的 GHz 訊號降頻到 70 MHz 中頻，順便濾雜訊。差分走線讓雜訊進不來，動態範圍也一起拉高。
• 高速 ADC：門面擔當！建議直上 AD6645，14-bit、105 MS/s，SFDR 89 dBc、SNR 73.5 dB，電戰、通訊偵蒐都夠用。
• FPGA 大腦：DDC、Channelizer、解調全部即時處理。拿 Xilinx Virtex-5 或 Intel(Altera) Stratix II EP2S60 來刻，48K ALUT + 144 個 18×18 乘法器，多通道平行吃到飽。
• 高速介面：32-bit PCI 或 Gigabit Ethernet 先頂著用，資料量再大就加 DDR3 Controller，衝 1 Gbps 持續吞吐沒問題。

1.2 核心板設計眉角

PCB 怎麼擺最關鍵！類比、數位分區但不分割，底層全部鋪銅接地，EMI 直接壓下去。ADC 時脈走 LVPECL、差分傳輸、AC 耦合，線長最短再用 guard trace 包起來，抖動才壓得住。高檔案子直接上 12 層板，獨立電源、地層伺候，訊號完整性才過關。

二、關鍵硬體選型與資源優化策略

2.1 FPGA 晶片選型分析

數位接收機核心板的整體效能，很大程度取決於 FPGA 晶片的挑選。依據不同應用場景，建議採用下列策略：

• 若為寬頻監測接收機（瞬時頻寬 > 500 MHz），首選 Xilinx Virtex-5 系列。它內建的 RocketIO GTP 收發器可跑 3.125 Gbps 的串列傳輸，能直接對接 2 GSPS ADC 的串列輸出，不用再額外轉接。
• 若是成本導向的應用，例如軟體定義無線電接收機（SRFM），則可考慮 Spartan-3E 系列。以 90 nm 製程的 Spartan-3E 1600E 為例，邏輯單元約 16 k，DSP48 數量也夠用，能完成基本的數位下變頻與 FM 解調，價格相對親民。

在高階應用端，Virtex-5 或 Stratix II 等旗艦 FPGA 透過「多核心並行架構」大幅提升處理量。實務上，一張核心板常會塞兩片或三片 FPGA。舉例來說，某通道化陣列接收機就採用三顆 Altera EP2S60 並聯：每顆 FPGA 負責一路中頻訊號，再透過 PCI 介面把資料統一匯出。重點在於資源的精細分工：把 DDC 裡的 CIC 濾波器、混頻器等吃資源的大戶拆散到不同晶片，同時保留全域控制邏輯的備援，確保系統穩定。

2.2 高速 ADC 選型要點

ADC 的挑選得在「取樣率、解析度、功耗」這三個核心參數之間取得平衡：

• 取樣率：照奈奎斯特定理，取樣率至少要是訊號最高頻率的兩倍。但實務上我們更常用「帶通取樣」（也就是欠取樣），例如 70 MHz 的中頻訊號，只要 102.4 MS/s 就能搞定，後續資料量瞬間少一大截。
• 解析度：在電子戰這種需要超大動態範圍的場合，14-bit 是基本門檻（像是 AD6645）。它 89 dBc 的 SFDR 能把微弱訊號跟強干擾分得乾乾淨淨。
• 功耗與介面：AD6645 在 5 V 供電下只吃 710 mW，還直接給你差分 LVDS 輸出，訊號線一拉就能接到 FPGA 的高速 IO Bank。如果頻率再高，就得用 8-bit 的 AD9288，取樣率衝到 100 MS/s 以上，但動態範圍就得讓步。

2.3 時脈系統設計

低抖動時脈是餵飽 ADC 的命脈。整個系統用 102.4 MHz 主石英震盪器，再透過「零延遲時脈分配器」（CY2309）生出多路同源時脈：三條單端時脈直接餵進 FPGA 的全域時脈網路，另一條經 ICS8375 轉成差分 LVPECL 時脈專門餵 ADC。這招最大的好處就是「多板同步」——子板只要從母板的時脈輸出端子抓同源時脈，整個陣列天線的各通道就能對到亞奈秒等級，DBF（數位波束成形）才有得玩。

三、訊號處理演算法實作與優化

3.1 數位下變頻（DDC）高效率實作

數位下變頻是把中頻訊號搬移到基頻的核心步驟。傳統 DDC 由數控振盪器（NCO）、數位混頻器與低通濾波器組成，但在 FPGA 實作時常遇到資源吃緊和運算速度瓶頸。我們的優化方案採用「多級降取樣」架構：

• 第一級用 5 級 CIC 積分梳狀濾波器做大倍率降取樣（例如 8 倍）。
• 第二級接半帶濾波器（HB），再砍 2 倍。
• 最後用 FIR 補償濾波器把通帶衰減補回來。

CIC 濾波器因為完全不用乘法器，特別適合高速處理，其轉移函數為：

H(z) = (1 – z⁻ᴰ)ᴺ / (1 – z⁻¹)ᴺ

其中 D 為降取樣倍率，N 為級數。實際在 FPGA 上實作時，得先搞定資料位元寬度膨脹的問題——我們依照 Hogenauer 提出的「位元寬度成長公式」來計算內部暫存器該用幾個 bit，才不會讓訊號爆掉。
B_internal = B_input + N·log₂(D·M)

B<sub> 為輸入位元寬度，M 為差分延遲（通常為 1）。
舉例來說，14-bit ADC 的輸出經過 5 級 CIC 降取樣（D = 8）時，內部位元寬度必須擴充到 14 + 5 × log₂(8) = 29 bit，才能避免累加溢位。

NCO 的實作主要有兩種做法：

1. 查表法（LUT）：把 1/4 週期的正弦波存進記憶體，再利用對稱性拼出完整波形，缺點是需要吃掉不少 Block RAM。
2. CORDIC 演算法：透過座標旋轉迭代來計算 sin/cos，只需要移位器和加法器，就能省下大量硬體資源。
   以 90 MHz 時脈為例，CORDIC 迭代 14 次即可產生解析度 0.1 Hz 的 2 MHz 本地震盪訊號，完全符合高精度需求。

3.2 通道化處理架構

多相濾波通道化是寬頻接收機的核心技術，用來解決高速取樣與即時處理之間的矛盾。它的巧妙之處在於把「濾波」與「降取樣」的順序對調，運算量瞬間大降。假設輸入訊號 x(n) 被切成 D 個子通道，整個多相濾波器組的架構就長這樣：

yₖ(n) = [x(nD-k) * h₀(nD+k)], k=0,1,…,D-1

其中 h₀ 為原型低通濾波器係數。
實務上，我們先用 MATLAB 設計一顆 16,383 階 FIR 濾波器：通帶截止 12.5 kHz、過渡帶 11 kHz、阻帶衰減 −100 dB。
在 FPGA 裡則利用「多相分解」把長濾波器係數拆成 8 條並聯路徑（E₀～E₇），每條路徑只要存 2,048 個係數，記憶體瞬間省很大。

某套實際系統在 Stratix II FPGA 上完成 8 通道處理，子通道頻寬 25 kHz。實測結果：輸入 70 MHz 與 70.025 MHz 雙音訊號，系統能清楚把兩者分開，頻率解析度達 25 kHz，帶外抑制 > 55 dB。
若頻段更寬（如 875 MHz 系統），則採「通道重疊」技術消除盲區：靠精準設計濾波器的滾降特性，讓相鄰通道在 −3 dB 點重疊，確保全頻段連續覆蓋。

3.3 多速率訊號處理

降取樣與內插是數位接收機的核心操作。高效實作的黃金原則是「先濾波、後降取樣」，避免頻譜混疊。
CIC 濾波器因為不用乘法器，最適合拿來當降取樣的第一關，但通帶衰減得靠後級補償。以導航抗干擾接收機為例，採用「五級串接 CIC（降 2 倍）→ 半帶濾波器（HB）→ 補償 FIR」的三級架構，整體再降 4 倍。

半帶濾波器是一種特殊 FIR，將近一半係數為 0，實作複雜度只剩一般 FIR 的 30%。
只要在 ISE 開發環境裡呼叫 FIR Compiler IP，載入 MATLAB 產生的定點係數檔（.coe），就能自動產生最佳化的濾波器電路。

四、抗干擾與同步技術

4.1 頻域抗干擾技術

在複雜電磁環境下，抗干擾能力是接收機的關鍵指標。我們在 FPGA 裡實作一套「頻域干擾抑制」演算法，流程如下：

先把訊號加窗（常用 Hamming 窗），降低頻譜洩漏。接著做即時 FFT，把訊號轉到頻域。

干擾偵測模組會用「自適應門檻」來抓干擾：

Threshold = μ + k·σ

其中 μ 為頻譜平均值，σ 為標準差，k 可依環境動態調整（實務上常設 3–5）。只要頻譜超過這條門檻，就把該頻點直接歸零；接著做 IFFT 把訊號拉回時域。整個架構採用「DSP＋FPGA」分工：FFT 與 IFFT 這種大量平行運算交給 FPGA，門檻自適應等複雜控制邏輯則由 DSP 負責，兩邊各司其職，效能最大化。

4.2 直序展頻（DSSS）抗干擾實作

直序展頻接收機靠「偽隨機碼」去做關聯處理，換得展頻增益，把抗干擾能力拉起來。在 FPGA 上要搞定兩大難題：PN 碼擷取與載波同步。

• PN 碼擷取：用「滑動關聯法」一次平行算很多相位偏移的關聯值。以 32.64 MHz 取樣率對 4.08 Mchip/s 的 PN 碼來說，每個 chip 取 8 個點；透過 1,024 個平行關聯器，FPGA 能在約 100 µs 內完成快速擷取。
• 載波同步：採用 Costas 環結構，由數位鑑相器、迴路濾波器與 NCO 組成。FPGA 實作時用「管線優化」縮短關鍵路徑：在乘法器之間插多級暫存器，把系統時脈衝上 150 MHz 以上。

某款直序展頻接收機在 ProASIC Plus FPGA 上完成，靈敏度做到 -30 dBm 時誤碼率 < 10⁻⁵，體積跟手機差不多，完全符合可攜式設備需求。

4.3 板級同步技術

多板協同作戰時，「精準同步」是波束成形等應用的地基。系統採用三層同步機制：

• 時脈同步：主板的 102.4 MHz 時脈經 CY2309 分配後，透過專用介面送到子板，板間時脈誤差 < 50 ps。
• 取樣同步：所有板子的 ADC 共用同一顆取樣時脈（由 ICS8375 產生的差動 LVPECL），確保取樣時刻對得齊。
• 訊框同步：FPGA 之間拉一條專用 PPS 訊號線，用來標記資料訊框的起始點，誤差控制在 1 個時脈週期內。

五、開發驗證與效能優化

5.1 開發流程與工具鏈

數位接收機 FPGA 採模組化流程，以 Verilog HDL 或 VHDL 做 Top-Down 設計：

• 演算法建模：先在 MATLAB / Simulink 建立浮點模型，驗證整條訊號處理鏈。重點模擬濾波器響應（CIC、HB、FIR）與通道分割效果。
• 定點量化：把浮點係數轉成定點格式（如 Q15），評估量化雜訊。多相濾波器係數至少 16-bit，才能保證 −55 dB 帶外抑制。
• RTL 實作：用 Vivado 或 Quartus 撰寫可合成程式碼；複雜模組（如 NCO）可直接呼叫 IP Core（DDS Compiler）加速開發。
• 功能模擬：以 ModelSim 跑時序模擬，灌入測試向量（如 70 MHz 單音）檢查各節點波形。
• 線上除錯：透過 ChipScope Pro 插入虛擬邏輯分析儀，即時抓取 FPGA 內部訊號（如 DDC 輸出的 I/Q）。頻寬不足時可用條件觸發暫存。

5.2 效能評估指標

核心板得經過標準化測試：

• 動態範圍：以雙音測試量測無雜散動態範圍（SFDR），AD6645 平台典型值 > 89 dBc。
• 訊噪比（SNR）：輸入純淨單音時，中頻 70 MHz 處 SNR > 73.5 dB。
• 通道隔離度：多通道系統需量測相鄰通道抑制比，多相濾波架構可達 > 55 dB。
• 資源利用率：高階 FPGA 中，DDC 模組約占用 50–70 % Slice 資源，預留餘裕方便後續擴充。

5.3 除錯與優化對策

針對常見問題給解法：

• 時序違例：在 DDC 混頻器後插入 Pipeline Register，把關鍵路徑切成多段短延遲。
• 資料溢位：CIC 濾波器的累加器改用飽和加法器，防止極端情況累加爆掉。
• 功耗優化：低速通道開啟 Clock Gating，靜態功耗可降 30–40 %。Stratix II 上，未使用的 Bank 也能設為低耗模式。
• 電磁相容：ADC 取樣電路四周鋪接地銅箔，數位走線避開類比區；電源入口放 π 型濾波器，降低雜訊干擾。

測試驗證階段直接拉到真實場景驗收：
把一台通道化接收機接上兩顆單音訊號，頻率分別是 70 MHz 與 70.025 MHz，振幅皆為 1 Vpp。結果在用 VC++ 寫的上位機介面裡，兩條通道的峰值差距 55 dB 清清楚楚，證明 25 kHz 的解析度確實達標。

導航接收機測試則把 16,384 點的取樣資料丟進 MATLAB 做頻譜分析，確認經過 DDC 後，通帶平坦度完全符合抗干擾需求。

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